Ingénieur DFT

Kandou Bus SA est a la recherche d'un(e) Ingénieur DFT pour son site de CH.

Description du poste
Les défis sont notre moteur, l'innovation notre vocation. Chez Kandou, nous sommes une équipe de professionnels passionnés et accomplis qui laissent leur empreinte dans l'industrie des semi-conducteurs. Nous sommes un leader innovant dans les solutions de liaison puce-puce à haute vitesse et à faible consommation d'énergie, essentielles à l'évolution de l'industrie électronique, développant continuellement pour répondre aux exigences non seulement des clients d'aujourd'hui, mais aussi de demain. Si vous aimez faire partie d'une entreprise technologique en pleine expansion et êtes motivé par le dépassement de vos limites et la remise en question du statu quo, nous avons une opportunité pour vous.
Nous sommes a la est a la recherche de de activement un ingénieux
Ingénieur DFT basé à Lausanne, Suisse ou au Royaume-Uni
Responsabilités clés
:
Insertion hiérarchique MBIST et scan, mise en œuvre BSDGénération de motifs ATPG, analyse de couverture, convergence vers des métriques de couverture élevéesSimulations de motifs avec timingDéfinition des contraintes de timing en mode test, analyse des rapports de timing et convergence du timingDéveloppement de motifs fonctionnels précis au cycle en utilisant la méthodologie IJTAGTravail étroit avec les équipes d'ingénierie test et production pour déboguer et mettre en service les dispositifs lors du test de sonde et du test finalDébogage des problèmes de silicium
Compétences :
Excellentes compétences en communication, et fort esprit d'équipe avec une attitude proactiveExcellentes compétences en débogageBonnes compétences en scripting pour développer l'automatisation
Qualifications
:
Plus de 5 ans d'expérience en DFT incluant la mise en œuvre, le développement de motifs de test et la simulationExpérience avérée dans la contribution à des solutions DFT pour des conceptions complexesExpérience avec les méthodologies IJTAGExpérience en insertion hiérarchique MBIST, insertion hiérarchique de scan et méthodologies de compression de scanExpérience en génération de motifs ATPG pour différents types de modèles de défauts, analyse de couverture de défauts et convergence vers des métriques de couverture élevéesBonnes capacités de débogage dans la simulation de motifs avec timingExpérience avec les outils EDA standards de l'industrie pour DFT, timing et simulationConnaissance de System Verilog
Formation :
Bachelor en ingénierie électronique et électrique, ingénierie informatique (équivalent ou supérieur)

Votre prochaine etape professionnelle commence ici.